一. 降低IC測試成本提高測試速度勢在必行

任何一種電子產(chǎn)品都離不開體積小、功能強的芯片，正是芯片推動著IC飛速發(fā)展，同時，也推動著IC電子設計自動化和測試技術的發(fā)展。但是測試不可避免地要滯后于IC的開發(fā)。

系 統(tǒng)級芯片（或系統(tǒng)集成芯片）測試是一個費時間的過程。要完成測試，要降低測試成本，需要生成數(shù)千測試圖形和矢量，還要達到足夠高的故降覆蓋率才行。隨昔測 試鏈從芯片級延伸到板級，系統(tǒng)級、最后到現(xiàn)場級測試，面臨的測試挑戰(zhàn)倍增。毎一級都將增加資用，測試成本可能將占到芯片成本的一半。

全美IC供貨商工業(yè)協(xié)會要求迅速降低測試成本。全美電子制造首創(chuàng)公司在半導體工業(yè)發(fā)展藍圖上，提出在今后10年中將測試成本降低90%。半導體工業(yè)協(xié)會負責確定的這一國際半導體技術發(fā)展藍圖采用了美國，歐洲，韓國和中國臺灣的數(shù)據(jù)。

英特爾公司的副總裁Patrick Celsinger先生利用1998年更薪的技術發(fā)展藍圖數(shù)據(jù)，提出了IC測試摩 爾定律，并在美國大西洋城舉行的1999年國際測試會議上就此做了講演。該定律預測未來幾年，毎一晶體管的硅投資成本將低于其測試成本。Patrick Celsinger先生指出，硅成本已迅速下降，測試成本卻基本保持不變。并且，被測器件的速度常常比測試設備能測的速度高。也就是說，測試設備的發(fā)展速 度已跟不上測試對象的發(fā)展。同時，測試成本在制造成本中所占比例過大。

二. 混合信號IC測試總線新標準

伴 隨系統(tǒng)級芯片嵌入核或虛擬部件（IP模塊）概念的出現(xiàn)，產(chǎn)生了混合信號測試的概念。芯片的測試重點一直是數(shù)字輸入/輸出，但某些嵌入核和芯片需要模似測 試。為此，IEEE半導體工業(yè)協(xié)會（SA）標準委員會于1999年6月批準了建立混合信號測試總線標準的1149.4文件。

1149.4測試總線能將板上所有芯片與板外的模擬激勵信號源和對激勵作出響應的測量儀器相連。對毎一塊混合信號IC而言，1149.4測試總線規(guī)定了芯片上的矩陣開關，這樣，通過芯片的邊界掃描寄存器就能夠把特定的管腳與1149.4總線直接相連。

IEEE1149.4 向被測的系統(tǒng)級芯片提供了連接模擬激勵與響應的路徑，符合此標準的器件通過與1149.1兼容的數(shù)據(jù)寄存器（IEEE1149.1-1990規(guī)定的標準測 試接人端和邊界掃描結(jié)構(gòu)）控制的虛擬模擬開關陣列，就能提供模擬測試能力。通過符合IEEE1149.4標準的混合仿號器件的毎一根模擬管腳均能輸入模擬 電流，輸出電壓響應。

毎一根模擬管腳都能仿真1149.1測試接人端標準的數(shù)字狀態(tài)，即提供靜止的高低電平，并捕獲數(shù)字響應。

IEEE1149.4 標準的重點是互連（包括擴展的互連）測試。許多模擬信號膂腳不是直接連到其它IC管腳上，而是通過無源元件來連接的，即在模擬管腳之間連接有電阻、電容、 電感，從而形成了擴展互連。為了對模擬倌號管腳進行互連測試，1149.4標準包括一個完整的管腳邊界環(huán)路。本質(zhì)上，所有管腳的邊界掃描寄存器都是基于管 腳的測試單元。另外，IEEE1149.4還應用邊界掃描寄存器來捕捉毎一模擬信號管腳的電壓比特值。采用這種方式，模擬管腳已用于簡單互連芯片的短路和 開路測試。